2026世界人工智能大会（WAIC）在黄浦江畔，掀起了新一轮世界对人工智能发展、安全、公平的关注与思考。19日，由新华网主办的“WAIC2026人工智能引领产业变革思客会”在徐汇滨江的西岸国际会展中心举行。大会论坛的思客对话聚焦“芯算用同频：打通AI全栈链路，激活未来产业创新源动力”，人工智能行业的上下游企业包括EDA、芯片、系统、智能医疗和AI服务等企业的特邀嘉宾，分享了从先导研究到产品落地再到打通芯、算、用协同壁垒等各方面的经验与实践。

“EDA定义算力，AI赋能EDA，双向加速，重构芯算用未来！” 国内数字EDA及IP龙头企业合见工软首席技术官贺培鑫以此主题，特别分享了EDA 视角下打通芯算用的三大关卡与解决路径。

贺培鑫表示，AI大爆发带来的双向驱动机遇，双向赋能带来了更快速的发展，促进了正向循环的底层逻辑，这就是一个“双向加速的飞轮”。国内的AI芯片企业为合见工软核心生态合作伙伴。“多年深度的技术协作，让我们充分洞悉EDA及IP对AI芯片研发的关键赋能作用。需求驱动EDA迭代，AI赋能工具进化，先进EDA反哺芯片研发，双向飞轮推动双方能力同步跃升。”

在技术分叉时代，EDA及IP支撑创新

EDA向上支撑AI芯片快速迭代，AI大模型、智能体对算力、带宽、能效要求持续指数级上涨，高性能智算芯片、存算一体、Chiplet异构互联、HBM接口都必须依赖完整全栈EDA工具链落地。

贺培鑫表示，中国半导体行业面临技术分叉，EDA工具从三大维度为 AI 芯片研发提供全流程支撑，可概括为三层核心价值：

第一，数字前端环节，将验证前移。今天验证一颗AI芯片，已经不能只盯着这一颗芯片本身，而要看芯片、内存、互联和软件组成的整个系统。合见工软硬件仿真器和原型验证系统，既支持功能验证，也支持超节点组网、性能和功耗的验证。一颗先进AI芯片流片一次，成本动辄上亿、周期以月计——把问题前移，省下的就是真金白银和宝贵的时间窗口。

第二，数字后端环节，不单纯靠工艺，靠3D集成与EDA 智能优化开辟性能新路径。合见工软正在积极布局，帮助客户适配国产先进制程，并关注“逻辑折叠”, 除了继续推动工艺微缩，合见还可以通过三维集成，打开全新的性能和密度提升空间。

第三，互联IP层面，大模型训练靠的从来不是一颗芯片，而是成千上万颗芯片的协同。国内的超节点互联协议，是为解决AI大模型训练对算力极致需求而发展起来的关键技术。合见工软已经完成了RDMA/RoCEv2、ETH-X等互联IP的研发，也在推进面向灵衢、OISA、UALink等协议的IP研发。“我们的目标很明确：既帮客户把芯片做出来，也帮这些芯片‘连起来、跑起来’。”

未来，用AI重塑EDA工具

反过来看，AI也在深刻地重塑EDA。这里贺培鑫强调，“我们做的，不是简单地给EDA工具加一个聊天窗口，而是让AI真正进入研发流程的核心环节。”

在数字前端，合见工软今年发布的UDA 2.0，已经从“辅助工具”走向了“智能体”。它能理解工程师用自然语言表达的设计需求，自主规划、自主调用仿真、调试和综合引擎，形成从RTL生成，到验证、纠错、优化的完整闭环。

在数字后端，合见工软用机器学习和强化学习做设计空间搜索，大幅减少布局布线过程中的反复迭代。在互联IP的研发中，大模型也在帮助工程师生成RTL代码和System Verilog验证平台。

面对下一代AI是否替代工具和人的热门话题，贺培鑫表示，“AI负责探索更优的方案，EDA负责严谨的验证和实现，工程师负责架构决策和最终把关。这三者，不是谁替代谁，而是相互增强。”

更早期的规划底座，是为了实现更优化的终端应用

谈到现存壁垒与未来规划，贺培鑫表示，“当前芯算用协同存在三大关卡，一是芯片设计与制造协同不足，先进封装PDK、热模型、应力模型不完善，3D集成门槛高；二是高速接口协议多、生态分散，不同架构算力难以协同，易形成算力孤岛；三是AI芯片与软件栈深度绑定，应用跨芯片迁移成本高。合见工软将一方面持续补全全栈自主EDA工具、先进封装与系统协同设计工具，另一方面联合产业伙伴推动先进封装PDK、高速互联的标准化，打造标准化的EDA与IP底座，打通三类壁垒。”

站在全栈链路的最上游看，EDA的关键价值，是把"芯、算、用"的协同，从流片之后，前移到架构和设计阶段。芯片怎么划分、怎么封装、怎么互联，系统怎么组网，软件和应用怎么验证——这些问题，都可以更早联调、更早优化。

贺培鑫表示：“在我们看来，‘芯算用同频’不是把三段简单地拼在一起，而是让它们在流片之前，就共同设计、共同验证、共同优化。EDA，就是这套协同体系的"共同语言"和底层基础。合见希望以全栈自主的EDA和IP底座，让产业链的每一次迭代，都成为下一次创新的起点。